본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다. 본 발명의 일 실시예에 따른 반도체 패키지는 회로가 집적되어 있고, 상기 회로와 전기 접속된 도전성 패드 및 상기 도전성 패드를 제외한 전체 표면에 다이 패시베이션층이 형성된 반도체 칩과; 상기 다이 패시베이션층 위에 상기 도전성 패드가 노출되도록 형성되는 제1 패시베이션층과; 예정된 재배선층 형성영역의 상기 도전성 패드 및 상기 제1 패시베이션층 상에 형성되는 기저금속층과; 상기 기저금속층 상에 형성되는 재배선층과; 예정된 입출력단자 형성영역의 상기 재배선층이 노출되도록 형성되는 제2 패시베이션층; 및 상기 재배선층과 직접 접촉하도록 형성되는 입출력단자를 포함하는 것을 특징으로 한다.